信息、编码和逻辑代数
信息是用来消除不确定的东西✨
编码是一种映射或者描述关系。
常见编码：余三码、补码、反码、8421码、格雷码
反码：除符号位外，按位取反
补码：除符号位外，按位取反然后加1
正数的反码和补码都是其本身
逻辑代数计算：
(AB)’ = A’ + B’
(A + B)’ = A’B’
组合逻辑、时序逻辑电路
组合逻辑电路：是任意时刻的输出仅仅取决于当前时刻的输入，与电路之前的历史状态无关（即无记忆能力）
组合逻辑电路的设计通常包含以下几个步骤：
- 进行逻辑抽象。分析事件的因果关系，确定输入变量和输出变量，列出输入变量和输出变量的逻辑真值表。
- 写出逻辑函数。将真值表转换为对应的逻辑函数式，或者直接画出卡诺图，然后使用第三章中介绍的卡诺图将逻辑函数进行化简。
- 根据化简后的逻辑函数，画出逻辑电路图。
时序逻辑电路：输出不仅取决于当前的输入，还取决于电路的历史状态。 因此我们需要一种元件能保存电路的状态信息。如果一个元件带有内部存储功能，它就包含状态，也称之为状态单元（State Element）。
锁存器：锁存器在E的高(低)电平期间对信号敏感
触发器：触发器在CP的上升沿(下降沿)对信号敏感
二者区别：
- 具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。
- 锁存器—对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。
- 触发器—对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。
亚稳态、稳定时间、保持时间
建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
建立时间裕量：如果数据信号在时钟边沿触发之前的持续时间要大于建立时间Tsu，那么超出的部分时间即为建立时间裕量。
保持时间裕量：如果数据信号在时钟边沿触发之后的保持时间要大于保持时间Thd，那么超出的部分时间即为保持时间裕量。
