4选一​ 123456789101112131415161718192021222324252627282930//两种，一种使用assign赋值语句，用三目运算符嵌套，不便于阅读`timescale 1ns/1nsmodule mux4_1(input [1:0]d1,d2,d3,d0,input [1:0]sel,output [1:0]mux_out);assign mux_out =...

同步电路设计同步时钟电路的优点： 在同步设计中，EDA工具可以保证电路系统的时序收敛，有效避免了电路设计中竞争冒险现象。 由于触发器只有在时钟边缘才改变取值，很大限度地减少了整个电路受毛刺和噪声影响的可能。 亚稳态 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。 当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。（电路在翻转...

标题123# 一级标题## 二级标题### 三级标题 列表123456+ 无序列表1+ 无序列表2- 无序列表3- 无序列表4* 无序列表5* 无序列表6 121. 有序列表12. 有序列表2 123* [ ] 任务列表1* [ ] 任务列表2* [ ] 任务列表3 块123456‍``` 代码块‍````标记块`> 引述 超链接1 图片超链接 上下标1...

高质量verilog设计可综合语句 always if-else case assign if语句if-else​语句映射为多路选择器 不同的if-else​结构会导致不同的电路结构，根据约束不同，设计：先加法器后选择器；先选择器后加法器 加法器的面积比选择器大，但是先加法器后选择器的延时小。 ​ 单独的if-else​语句没有优先级，会逐一检查，多个if​语句之间具有优先级，多个选择器...

差集12#取df_data1和df_data2的差集，剩下df_data1的余差df_data3=pd.concat([df_data1,df_data2,df_data2]).drop_duplicates(keep=False) 掩膜12345#取a列和b列相等的行df_data2=df_data1[df_data1['a']==df_data1['b&#...

变量123456789101112131415161718#置换变量set a 'snow'puts $a #打印a的值#命令置换#[]内部是一个独立tcl语句set a [expr 3+4]puts $a#结果为7#转义字符puts 'a\tb'puts 'a\nb'#添加后缀puts ${a}_1#打印7_1...

FIFOFIFO（First In First Out）是一种数据缓冲器 异步FIFO同步FIFO可以看做异步FIFO的一个特例 异步FIFO可以分为 写时钟域地址管理 读时钟域地址管理 读时钟域读地址到写时钟域的格雷码同步 写时钟域写地址到读时钟域的格雷码同步 写时钟域的满和将满信号的产生 读时钟域的空和将空信号的产生 格雷码 避免采样时钟问题 引入格雷码，格雷码相邻地址只有1bit...

测试volantis主题博客运行状态

线性表线性表概念线性表(List):零个或者多个数据元素的有限序列线性表的长度应该小于等于数组长度，这样可以减少性能的损耗往线性表中插入数据的时候，插入位置后面的所有的数据都要往后挪动一位，同时要保证插入后的线性表长度要小于数组长度，插入的位置也要合理，不然会报错在删除数据的时候，删除位置后面的所有数据都要向前挪动一位，如果删除位置不合理，则报错 优点 缺点 无须为表示表中元素之...

算法与数据结构推导大O阶方法推导大O阶： 1.用常数1取代运行时间中的所有加法常数 2.在修改后运行次数函数中，只保留最高阶项 3.如果最高阶项存在且不是1，则去除与这个项相乘的常数 (1) 常数阶时间复杂度为O(1) 123int sum=0,n=100;sum=(1+n)*n/2;printf("%d",sum); (2) 线性阶时间复杂度为O(n),因为循环体要执...