信息、编码和逻辑代数信息是用来消除不确定的东西✨ 编码是一种映射或者描述关系。 常见编码：余三码、补码、反码、8421码、格雷码 反码：除符号位外，按位取反 补码：除符号位外，按位取反然后加1 正数的反码和补码都是其本身 逻辑代数计算： (AB)’ = A’ + B’ ​ (A + B)’ = A’B’​ 组合逻辑、时序逻辑电路组合逻辑电路：是任意时刻的输出仅仅取决于当前时刻的输入，与电路之...

建立时间公式 $$T_{lanuch}+T_{ck2q}+T_{dp}<T_{capture}+T_{cycle}-T_{setup}$$ ​ 如果组合逻辑的延时最大值也满足这个公式，则所有都满足，通常用组合逻辑最大延时检查建立时间 使用组合逻辑最小延时检查保持时间 输入端口到寄存器公式 $$slack=T_{capture}+T_{cycle}-T_{setup}-T_{u...

逻辑综合三个阶段：转译、优化、映射 时序路径约束 输入到寄存器的路径 寄存器到寄存器之间的路径 寄存器到输出的路径 输入直接到输出的路径 12create_clock-period 10 [get_ports Clk]set_dont_touch_network [get_clocks Clk] 对所有定义的时钟网络设置为dont_touch​，即综合的时候不对Clk​信号优化。 如果不...

4选一​ 123456789101112131415161718192021222324252627282930//两种，一种使用assign赋值语句，用三目运算符嵌套，不便于阅读`timescale 1ns/1nsmodule mux4_1(input [1:0]d1,d2,d3,d0,input [1:0]sel,output [1:0]mux_out);assign mux_out =...

同步电路设计同步时钟电路的优点： 在同步设计中，EDA工具可以保证电路系统的时序收敛，有效避免了电路设计中竞争冒险现象。 由于触发器只有在时钟边缘才改变取值，很大限度地减少了整个电路受毛刺和噪声影响的可能。 亚稳态 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。 当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。（电路在翻转...

高质量verilog设计可综合语句 always if-else case assign if语句if-else​语句映射为多路选择器 不同的if-else​结构会导致不同的电路结构，根据约束不同，设计：先加法器后选择器；先选择器后加法器 加法器的面积比选择器大，但是先加法器后选择器的延时小。 ​ 单独的if-else​语句没有优先级，会逐一检查，多个if​语句之间具有优先级，多个选择器...

变量123456789101112131415161718#置换变量set a 'snow'puts $a #打印a的值#命令置换#[]内部是一个独立tcl语句set a [expr 3+4]puts $a#结果为7#转义字符puts 'a\tb'puts 'a\nb'#添加后缀puts ${a}_1#打印7_1...

FIFOFIFO（First In First Out）是一种数据缓冲器 异步FIFO同步FIFO可以看做异步FIFO的一个特例 异步FIFO可以分为 写时钟域地址管理 读时钟域地址管理 读时钟域读地址到写时钟域的格雷码同步 写时钟域写地址到读时钟域的格雷码同步 写时钟域的满和将满信号的产生 读时钟域的空和将空信号的产生 格雷码 避免采样时钟问题 引入格雷码，格雷码相邻地址只有1bit...